Bab 7
Rangkaian Sekuensial

7.1 Rangkaian Logika Sekuensial
Pada rangkaian logika sekuensial, keadaan keluaran selain ditentukan oleh keadaan masukan juga ditentukan oleh keadaan keluaran sebelumnya. Hal itu menunjukkan bahwa rangkaian logika sekuensial harus mempunyai pengingat (memory), atau kemampuan untuk menyimpan informasi. Rangkaian dasar yang dapat dipakai untuk membentuk rangkaian logika sekuensial adalah latch dan flip-flop. Perbedaan latch dan flip-flop terletak pada masukan clock. Pada flip-flop dilengkapi dengan masukan clock, sedangkan pada latch tidak. Flip-flop hanya akan bekerja pada saat transisi pulsa clock dari tinggi ke rendah atau dari rendah ke tinggi, tergantung dari jenis clock yang digunakan. Transisi pulsa clock dari rendah ke tinggi di sebut transisi positif, sedangkan transisi tinggi ke rendah di sebut transisi negatif.

7.2 Set-Reset Latch ( S-R Latch)
S-R latch dapat dibentuk dari dua buah gerbang NOR atau dari dua buah gerbang NAND, dengan cara mengumpanbalikkan keluaran gerbang yang satu ke salah satu masukan gerbang lainnya. S-R latch dengan gerbang NOR diperlihatkan dalam gambar 7.1 dan simbolnya diperlihatkan pada gambar 7.2, sedangkan S-R latch dengan gerbang NAND diperlihatkan dalam gambar 7.3 dan simbolnya diperlihatkan dalam gambar 7.3.

Gambar 7.29 S-R Latch dari Gerbang NOR 

Gambar 7.2 Simbol S-R Latch dari Gerbang NOR

Gambar 7.3 S-R Latch dari Gerbang NAND

Gambar 7.4 Simbol S-R Latch dengan Gerbang NAND

Untuk menganalisis rangkaian pada gambar 7.1, harus di
ingat bahwa keluaran gerbang NOR adalah 0 jika salah satu
masukannya dalam kondisi 1, dan keloaran gerbang NOR
adalah 1 jika semua masukannya dalam kondisi 0. Sebagai
titik awal diandaikan, masukan set (S) adalah 1, dan
masukan reset (R) adalah 0. Karena gerbang NOR B
mempunyai sebuah masukan 1, maka keluarannya ( Q) akan
dalam kondisi 0. Keluaran Q diumpanbalikkan ke masukan
gerbang NOR A, sehingga semua masukan gerbang NOR A = 0,
yang mengakibatkan keluarannya (Q) dalam kondisi 1. Bila
sekarang masukan S dan R di beri masukan 0, maka yang
mempunyai salah satu masukan satu adalah gerbang B
sehingga keluarannya tetap 0. Sedangkan kedua masukan
gerbang A adalah 0, sehingga keluarannya tetap 1. Bila
setelah itu masukan R diberi lojik 1 dan masukan S diberi
lojik 0, maka Q akan berubah menjadi 0 karena semua
masukan gerbang NOR A adalah 1. Sebaliknya keluaran NOR B
akan berubah menjadi 1 karena semua masukannya 0. Bila
sekarang masukan S dan R semuanya kembali di beri masukan
0, maka Q akan tetap 0 karena masukan gerbang NOR A
mempunyai salah satu masukan 1. Keluaran Q juga akan
tetap 1 karena semua masukan NOR A adalah 0. Bila masukan
S dan R semuanya diberi lijik 1 maka keluaran Q dan Q
akan 0. Dalam praktek keadaan semacam itu harus
dihindari.
Dari analisa di atas, dapat disimpulkan bahwa bila S =
1 dan R = 0 maka keluaran Q akan menjadi 1, keadaan
seperti ini disebut keadaan set. Bila S = 0 dan R = 1
maka keluaran Q akan menjadi 0, keadaan seperti ini
disebut keadaan reset. Bila S = 0 dan R = 0, maka
keluaran Q akan tetap seperti sebelumnya, keadaan seperti
ini disebut keadaan mengingat (memory). Bila S dan R
semuanya 1 maka keluaran Q akan sama dengan keluaran Q,
keadaan ini harus dihindari.
Rangkaian pada gambar 2.11 dapat di analisis dengan
cara yang sama, dan akan menghasilkan hasil yang sama.
Tabel kebenaran S-R latch diperlihatkan pada tabel 7.1.

Untuk keperluan tertentu, S-R latch kadang-kadang
dilengkapi dengan input enable. S-R latch yang dilengkapi
dengan input enable hanya akan bekerja bila input
enabelnya dalam kondisi 1 untuk enable aktif high, atau
pada kondisi 0 untuk enable aktif low. S-R latch dengan
enable dapat di buat dengan menambahkan dua buah gerbang
AND yang di hubungkan dengan S-R latch tanpa enable
seperti diperlihatkan dalam gambar 7.5.

Gambar 7.5 S-R Latch dengan Enabel

Simbol umum S-R latch dengan enable diperlihatkan dalam gambar 7.6, sedangkan tabel kebenarannya diperlihatatkan dalam tabel 7.2.

Gambar 7.6 Simbol S-R Latch dengan Enabel

7.3 Delay Latch ( D Latch)
D latch berfungsi untuk menyimpan data satu bit sementara
waktu. Masukannya ada dua, yaitu masukan D dan masukan
enable. D latch dapat di buat dengan menambahkan satu
buah inverter ke S-R latch yang dihubungkan seperti dalam
gambar 7.7, sehingga masukan S dan R selalu berlawanan.

Gambar 7.7 Rangkaian D Latch

Simbol umum D latch diperlihatkan dalam gambar 2.16.

Gambar 7.8 Simbol Umum D latch


Dimana : Qn adalah keadaan output Q sekarang
                Qn+1 adalah keadaan output Q selanjutnya

7.4 S-R Flip-Flop
Cara kerja rangkaian R-S flip-flop tidak jauh berbeda dengan rangkaian S-R latch. Perbedaannya adalah pada R-S flip-flop digunakan sinyal clock. Simbol S-R flip-flop dengan clock transisi positif diperlihatkan dalam gambar 2.17, sedangkan simbol flip-flop dengantransisi negatif diperlihatkan dalam gambar 7.8.

Gambar 7.8 Simbol S-R Flip-Flop dengan Clock Transisi Positif

Gambar 7.9 Simbol S-R Flip-Flop dengan Clock Transisi Negatif

S-R flip-flop dapat di buat dari dua buah S-R latch dengan satu buah inverter yang dihubungkan seperti dalam gambar 7.10.

Gambar 7.10 S-R Flip-flop dari S-R Latch

S-R latch peertama di sebut master, sedangkan S-R latch yang kedua disebut slave. Ketika masukan clock di beri lojik 1, maka S-R latch yang bekerja adalah master, sedangkan slave tidak bekerja. Data masih tersimpan pada output master (QM). Supaya QM diteruskan ke Q maka masukan clock harus diubah menjadi 0. Pada keadaan ini S-R latch yang bekerja adalah slave. Tabel kebenarean S-R flip-flop diperlihtkan dalam tabel 7.4.

7.5 D Flip-Flop
D flip-flop dapat dibuat dari dua buah D latch yang dihubungkan seperti dalam gambar 7.11.

Gambar 7.11 D flip-flop dari D Latch

Untuk memindahkan data dari masukan D ke keluaran Q, diperlukan pulsa clock yang berubah dari 1 ke 0. Tabel kebenaran D flip-flop diperlihatkan dalam tabel 7.5.
7.6 JK Flip-Flop
JK flip-flop dirancang untuk menghilangkan keadaan terlarang pada R-S flip-flop. Pada keadaan terlaarang ini, JK di buat untuk selalu berlawanan dengan keadaan sebelumnya, sementara keadaan lainnya sama dengan R-S flip-flop. Suatu JK flip-flop dengan transisi negative diperlihatkan dalam gambar 2.21.

Gambar 7.12 Simbol JK Flip-flop

Tabel kebenaran JK flip-flop diperlihatkan dalam tabel 7.6.

Dengan melihat perubahan Qn ke Qn+1 dari tabel kebenaran JK flip-flop diatas, dapat di buat tabel transisi JK flip-flop seperti diperlihatkan dalam tabel 7.7.

Untuk keperluan tertentu kadang-kadang JK flip-flop dilengkapi input preset dan clear seperti diperlihatkan dalam gambar 7.14.

Gambar 7.14 JK Flip-flop dengan Preset dan Clear

Bila PR = 1 dan CLR = 0, flip-flop akan reset. Bila PR = 0 dan CLR = 1, flip-flop akan set. Bila PR = CL R = 0, flip-flop berada pada kondisi terlarang. Pada ketiga keadan preset dan clear di atas, masukan J, K, dan Clock tidak berpengaruh. Supaya flip-flop dapat bekerja, preset dan clear harus berada pada kondisi 1.